Benötigt das Tool eine native Installation von Z3 oder cvc5?

Nein, der vollständige Verifikationsstack und der CDCL-SAT-Kern laufen vollständig clientseitig in TypeScript im Webbrowser.

Welche SMT-Logiken werden unterstützt?

Unterstützt wird die quantorenfreie Bitvektor- und Aussagenlogik (QF_BV + Bool) inklusive Standardoperatoren, define-fun-Inlining und let-Bindungen.

Welche Eingabeformate für sequentielle Modelle werden akzeptiert?

Es werden AIGER-Dateien (ASCII .aag und binäre .aig mit Delta-Dekodierung) sowie BTOR2-Wortebenenmodelle unterstützt.

Was liefert der Bounded Model Checker (BMC) bei einer Eigenschaftsverletzung?

BMC generiert eine vollständige Zeugenspur (Counterexample Witness Trace) mit Einzelschritten und Belegungen der Ein- und Zustandssignale.

Welche Modellgrößen können performant analysiert werden?

Für flüssige interaktive Browser-Ausführungen werden Bitvektor-Breiten bis 16 Bit und Entfaltungsschranken k bis 30 empfohlen.

SMT-LIB 2.7 / AIGER / BTOR2 Formal-Verification-Orchestrator (CDCL + BMC + k-Induktion + Craig-Interpolation + IC3) | Kostenloses Online-Tool

SMT-LIB 2.7 / AIGER / BTOR2 Formal-Verification-Orchestrator (CDCL + BMC + k-Induktion + Craig-Interpolation + IC3) | Kostenloses Online-Tool | Elysia Tools

Beispiele

1. Beweis der Kommutativität von Bitvektor-Additionen

Hardware-Verifikationsingenieur

Hintergrund

Ein Entwickler möchte sicherstellen, dass die Addition zweier 16-Bit-Vektoren stets kommutativ ist, unabhängig von der Implementierung.

Aufgabe

Die Negation der Kommutativitätsbehauptung muss über alle möglichen 16-Bit-Eingabepaare hinweg als unerfüllbar (unsat) bewiesen werden.

Verwendung

Wählen Sie als Modellquelle 'Demo: SMT-LIB QF_BV — ¬(a+b = b·a) widerlegen' und starten Sie die Prüfung mit der Engine 'all'.

Modellquelle: demo-smt-commutativity, Verifikations-Engine: all, Schranke k: 10

Ergebnis

Der CDCL-Kern meldet 'unsat' nach wenigen Millisekunden und beweist damit formal die universelle Gültigkeit der Kommutativität inklusive Solver-Statistiken.

2. Fehleranalyse eines sequenziellen BTOR2-Zählers

Sicherheitsforscher

Hintergrund

Ein 8-Bit-Zähler inkrementiert bei aktivem Enable-Signal in 25er-Schritten. Eine Sicherheitseigenschaft postuliert, dass der Wert 200 niemals erreicht wird.

Aufgabe

Es muss geprüft werden, ob der Zustand 200 innerhalb der Schranke erreichbar ist, und die Schrittfolge muss dokumentiert werden.

Verwendung

Wählen Sie die Modellquelle 'Demo: BTOR2-Zähler mit Schritt 25 — Bad bei 200', setzen Sie die Schranke k auf 30 und führen Sie BMC aus.

Modellquelle: demo-btor2-counter, Verifikations-Engine: bmc, Schranke k: 30

Ergebnis

Die BMC-Engine identifiziert ein Gegenbeispiel nach genau 8 aktiven Schritten und gibt die vollständige Schritt-für-Schritt-Zeugenspur bis zum fehlerhaften Zustand aus.

SMT-LIB 2.7 / AIGER / BTOR2 Formal-Verification-Orchestrator (CDCL + BMC + k-Induktion + Craig-Interpolation + IC3)

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Wichtige Fakten

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Wann verwenden

So funktioniert es

Anwendungsfälle

Beispiele

1. Beweis der Kommutativität von Bitvektor-Additionen

2. Fehleranalyse eines sequenziellen BTOR2-Zählers

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