Orquestador de verificación formal SMT-LIB 2.7 / AIGER / BTOR2 (CDCL + BMC + k-inducción + interpolación de Craig + IC3)

Contexto

Necesita verificar formalmente si la suma de vectores de bits de 16 bits cumple la propiedad conmutativa para cualquier valor posible.

Problema

Probar que la negación de la igualdad a + b = b + a es insatisfacible sin simular exhaustivamente todos los pares de valores.

Cómo usarlo

Seleccionar la demo 'SMT-LIB QF_BV — refutar ¬(a+b = b·a)', fijar el motor en 'all' y presionar ejecutar.

Resultado

El solver CDCL refuta la negación devolviendo 'unsat', certificando la conmutatividad junto con las métricas de propagaciones y cláusulas aprendidas.

Contexto

Ha diseñado un contador secuencial de 8 bits que incrementa de 25 en 25 cuando se activa una señal de habilitación y desea asegurar que el valor 200 sea inalcanzable.

Problema

Determinar si el estado 200 es alcanzable y obtener la secuencia exacta de pasos que conducen a la violación de la propiedad.

Cómo usarlo

Elegir la demo 'contador BTOR2 que avanza de 25 en 25 — malo en 200', definir una cota k de 30 y ejecutar con BMC o todos los motores.

Resultado

El motor BMC clasifica el sistema como 'unsafe' y entrega una traza testigo de 8 transiciones mostrando la evolución de entradas y registros hasta el fallo.