Orquestrador de verificação formal SMT-LIB 2.7 / AIGER / BTOR2 (CDCL + BMC + k-indução + interpolação de Craig + IC3)

Contexto

Desenvolvendo uma unidade aritmética e precisando garantir que a operação de adição é comutativa em todo o espaço de 16 bits.

Problema

Provar formalmente que a negação da igualdade (a + b = b + a) é insatisfatível.

Como usar

Selecione a demonstração 'SMT-LIB QF_BV — refutar ¬(a+b = b·a)', escolha o motor 'Executar todos os motores e comparar' e inicie a análise.

Resultado

O motor SAT CDCL bit-blasta a estrutura e refuta a fórmula com status 'unsat', confirmando a validade universal da igualdade com zero contraexemplos.

Contexto

Analisando um contador de 8 bits em formato BTOR2 com incremento de 25 por ciclo ativado e propriedade de segurança 'valor nunca atinge 200'.

Problema

Identificar se o estado 200 é alcançável e obter o menor traço temporal que atinge o erro.

Como usar

Escolha a origem 'Contador BTOR2 com passo de 25', selecione o motor BMC com limite k configurado para 30 e execute.

Resultado

O BMC identifica violação no passo 8, emitindo o veredito UNSAFE e imprimindo a trilha testemunha sequencial detalhada de 0 a 200.