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Orquestador de verificación formal SMT-LIB 2.7 / AIGER / BTOR2 (CDCL + BMC + k-inducción + interpolación de Craig + IC3)
Una pila completa de verificación formal en el navegador — sin binario de cvc5/Z3: un analizador de guiones SMT-LIB 2.7 para el núcleo QF_BV + Bool con bit-blasting Tseitin de los operadores FixedSizeBitVectors, un lector AIGER (aag ASCII y aig binario con decodificación delta; salidas como propiedades malas), un lector BTOR2 con bit-blasting a nivel de palabra y un motor SAT CDCL escrito a mano (literales doblemente vigilados, actividades tipo VSIDS, aprendizaje 1-UIP, reinicios) por debajo. Sobre modelos secuenciales ejecuta BMC con trazas testigo, k-inducción con reforzamiento de estados únicos, interpolación de Craig estilo McMillan recalificada por SAT, y un bucle IC3/PDR-lite con bloqueo de cubos.
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Llama a esta herramienta desde tu código en tres lenguajes.
curl -X POST 'https://api.elysiatools.com/es/api/tools/smt-smtlib-2-7-cvc5-z3-btor2-aiger-k-induction-cddr-dbg-invariant-synthesis-orchestrator' \
-H 'Content-Type: application/json' \
-d '{"source":"demo-smt-commutativity","modelText":"(set-logic QF_BV) (assert ...) (check-sat) | aag M I L O A ... | 1 sort bitvec 8 ...","engine":"all","depthK":10}'