1. Analyse des Zählerüberlaufs an Carry-Grenzen
FPGA-EntwicklerHintergrund
Bei der Übertragung von Zählerwerten über Taktgrenzen können Mehrfachbit-Kippungen wie bei 0111 zu 1000 Fehlabtastungen verursachen.
Aufgabe
Bewertung des Risikos von Abtastfehlern bei Binärübergängen und Generierung eines glitch-freien Encoders.
Verwendung
Wortbreite auf 4 Bit einstellen, Wert 8 eingeben und als HDL-Sprache Verilog wählen.
{
"bits": "4",
"value": 8,
"outputLanguage": "verilog",
"showFullSequence": false
}Ergebnis
Sichtbarmachung des 4-Bit-Spikes bei Binär im Vergleich zum 1-Bit-Wechsel im Gray-Code samt Verilog-Modul.