# Orquestador de verificación formal SMT-LIB 2.7 / AIGER / BTOR2 (CDCL + BMC + k-inducción + interpolación de Craig + IC3)

Una pila completa de verificación formal en el navegador — sin binario de cvc5/Z3: un analizador de guiones SMT-LIB 2.7 para el núcleo QF_BV + Bool con bit-blasting Tseitin de los operadores FixedSizeBitVectors, un lector AIGER (aag ASCII y aig binario con decodificación delta; salidas como propiedades malas), un lector BTOR2 con bit-blasting a nivel de palabra y un motor SAT CDCL escrito a mano (literales doblemente vigilados, actividades tipo VSIDS, aprendizaje 1-UIP, reinicios) por debajo. Sobre modelos secuenciales ejecuta BMC con trazas testigo, k-inducción con reforzamiento de estados únicos, interpolación de Craig estilo McMillan recalificada por SAT, y un bucle IC3/PDR-lite con bloqueo de cubos.

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- **Categoría:** Science & Education

- **Palabras clave:** analizador smt-lib, solver qf_bv, motor sat cdcl, lector aiger, verificacion btor2, comprobacion acotada, invariante k-induccion, interpolacion de craig, ic3 pdr lite, traza de contraejemplo

## Descripción general

Todo funciona sobre una pila TypeScript autónoma: el front-end SMT-LIB cubre el conjunto operatorio común QF_BV/Bool (con expansión de define-fun y enlaces let), los archivos AIGER se leen en ASCII y binario (ANDs con codificación delta, funciones siguientes de los cerrojos, salidas interpretadas como señales malas HWMCC) y los modelos BTOR2 se bit-blastean desde el nivel de palabra. El núcleo SAT es un solver CDCL real — la misma familia de algoritmos dentro de cvc5 y Z3, a escala didáctica. Motores de seguridad: BMC con trazas completas de entrada/estado; k-inducción con restricciones de estados únicos; el motor de interpolación deriva candidatos de la estructura de la refutación y los recalifica con llamadas SAT independientes antes de llamarlos invariantes — un candidato no verificado nunca se reporta como tal; e IC3-lite mantiene cubos bloqueados por fotograma con k-inducción cerrando la prueba. Guía de escala: anchuras ≤ 16 y cotas ≤ 30 mantienen ejecuciones interactivas.

## Entradas

- **Origen del modelo** (select)
- **Texto del modelo (al pegar)** (textarea): (set-logic QF_BV) (assert ...) (check-sat) | aag M I L O A ... | 1 sort bitvec 8 ...
- **Motor de verificación** (select)
- **Cota k para BMC / inducción (1–30)** (number): 10

## Cuándo usarlo

- Al comprobar la equivalencia formal o propiedades lógicas de circuitos y algoritmos aritméticos con vectores de bits.
- Al buscar contraejemplos mínimos y trazas de fallo en modelos secuenciales de hardware descritos en AIGER o BTOR2.
- Al sintetizar y validar inductivamente invariantes de seguridad sin necesidad de instalar binarios locales de cvc5 o Z3.

## Cómo funciona

- El analizador procesa el texto del modelo (SMT-LIB 2.7, AIGER o BTOR2) y transforma las operaciones lógicas y de vectores de bits en cláusulas CNF mediante bit-blasting con transformaciones Tseitin.
- El motor SAT basado en CDCL resuelve las restricciones utilizando literales doblemente vigilados, heurística de actividad tipo VSIDS y aprendizaje de cláusulas 1-UIP.
- Para sistemas secuenciales, el orquestador ejecuta el motor seleccionado (BMC desenrollando transiciones, k-inducción con estados únicos, interpolación certificada o IC3) hasta la cota k definida.
- Se genera un informe detallado en HTML con el veredicto (sat, unsat o unsafe), trazas testigo del contraejemplo y métricas de resolución del motor CDCL.

## Casos de uso

- Demostración de propiedades aritméticas y conmutatividad en operaciones de bitvectors mediante refutación SMT.
- Verificación de estados prohibidos o condiciones de desbordamiento en contadores y autómatas finitos BTOR2.
- Validación de propiedades de seguridad y cerrojos en circuitos lógicos secuenciales mediante AIGER.

## Preguntas frecuentes

### ¿Requiere la herramienta instalar solvers como Z3 o cvc5 en el sistema?

No, incluye su propio analizador y motor CDCL SAT implementado de forma autónoma para ejecutarse por completo en el navegador.

### ¿Qué dialectos y lógicas SMT-LIB están soportados?

Soporta guiones en formato SMT-LIB 2.7 enfocados en el núcleo QF_BV (vectores de bits de tamaño fijo) y Bool, incluyendo enlaces let y funciones define-fun.

### ¿Qué diferencia hay entre el análisis por BMC y por k-inducción?

BMC busca contraejemplos acotados desenrollando el modelo hasta la profundidad k, mientras que la k-inducción intenta probar la seguridad indefinida agregando restricciones de estados únicos.

### ¿Cómo maneja los formatos de circuitos AIGER y BTOR2?

Decodifica representaciones AIGER en ASCII (.aag) y binarias (.aig), y aplica bit-blasting a nivel de palabra para especificaciones secuenciales BTOR2.

### ¿Cuáles son los límites recomendados para mantener la interactividad?

Se recomienda trabajar con anchos de vectores de bits menores o iguales a 16 bits y cotas de búsqueda k de hasta 30 pasos.

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## Ejemplos

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